多層 PCB 設計時の EMI 問題を解決する方法を知っていますか?
言っておくけど！
EMIの問題を解決する方法はたくさんあります。最新の EMI 抑制方法には、EMI 抑制コーティングの使用、適切な EMI 抑制部品の選択、および EMI シミュレーション設計が含まれます。このホワイト ペーパーでは、最も基本的な PCB レイアウトに基づいて、EMI 放射の制御における PCB スタックの機能と PCB 設計スキルについて説明します。
パワーバス
IC の電源ピンの近くに適切な容量を配置することにより、IC の出力電圧ジャンプを加速することができます。しかし、これで問題は終わりではありません。コンデンサの周波数応答が限られているため、全周波数帯域で IC 出力をクリーンに駆動するために必要な高調波電力をコンデンサが生成することは不可能です。さらに、電源バスに形成される過渡電圧により、デカップリング パスのインダクタンスの両端で電圧降下が発生します。これらの過渡電圧は、主要な同相 EMI 干渉源です。これらの問題をどのように解決できますか？
私たちの回路基板上の IC の場合、IC の周りの電源層は、クリーンな出力のために高周波エネルギーを提供するディスクリート コンデンサーによって漏れたエネルギーを収集できる、優れた高周波コンデンサーと見なすことができます。さらに、優れた電源層のインダクタンスは小さいため、インダクタによって合成される過渡信号も小さくなり、コモン モード EMI が減少します。
もちろん、電源層とICの電源ピンとの接続は、デジタル信号の立ち上がりがどんどん速くなるため、できるだけ短くする必要があります。IC の電源ピンが配置されているパッドに直接接続することをお勧めしますが、これについては別途説明する必要があります。
コモン モード EMI を制御するために、電源層は適切に設計された電源層のペアであり、デカップリングを助け、十分に低いインダクタンスを持つ必要があります。どれくらい美味しいの？と聞く人もいるかもしれません。その答えは、電力層、層間の材料、および動作周波数 (つまり、IC の立ち上がり時間の関数) によって異なります。一般に、電源層の間隔は 6mil で、中間層は FR4 材料であるため、電源層の平方インチあたりの等価静電容量は約 75pF です。明らかに、層間隔が小さいほど、静電容量は大きくなります。
立ち上がり時間が 100-300ps のデバイスは多くありませんが、現在の IC の開発速度からすると、立ち上がり時間が 100-300ps の範囲のデバイスが高い割合を占めるようになります。立ち上がり時間が 100 ～ 300 PS の回路の場合、3 ミルの層間隔はほとんどのアプリケーションに適用できなくなります。その際、層間間隔が 1mil 未満の剥離技術を採用し、FR4 誘電体材料を高誘電率の材料に置き換える必要があります。現在、セラミックとポッティングされたプラスチックは、100 ～ 300ps の立ち上がり時間の回路の設計要件を満たすことができます。
将来、新しい材料と方法が使用される可能性がありますが、一般的な 1 ～ 3 ns の立ち上がり時間の回路、3 ～ 6 ミルの層間隔、および FR4 誘電体材料は、通常、ハイエンドの高調波を処理し、過渡信号を十分に低くするのに十分です。 、コモンモードEMIを非常に低く抑えることができます。このホワイト ペーパーでは、PCB 層状スタッキングの設計例を示し、層間隔は 3 ～ 6 ミルと想定しています。
電磁シールド
信号配線の観点からは、すべての信号トレースを電源層またはグランド プレーンに隣接する 1 つまたは複数の層に配置することをお勧めします。電源については、電源層をグランド プレーンに隣接させ、電源層とグランド プレーンの間の距離をできる限り小さくすることが適切なレイヤリング戦略である必要があります。これを「レイヤリング」戦略と呼んでいます。
PCBスタック
EMI のシールドと抑制に役立つスタッキング戦略はどのようなものですか?次の積層構造では、電源電流が単一の層を流れ、単一の電圧または複数の電圧が同じ層の異なる部分に分散されていると想定しています。複数の電源層の場合については後述します。
4枚重ねプレート
4 層ラミネートの設計には潜在的な問題がいくつかあります。まず第一に、信号層が外層にあり、電源およびグランド プレーンが内層にある場合でも、電源層とグランド プレーンの間の距離は依然として大きすぎます。
コスト要件が最初の場合、従来の 4 層ボードに代わる次の 2 つの代替案が考えられます。どちらも EMI 抑制性能を向上させることができますが、ボード上のコンポーネントの密度が十分に低く、コンポーネントの周囲に十分な領域がある場合にのみ適しています (電源に必要な銅コーティングを配置するため)。
最初のスキームが推奨されます。PCB の外側の層はすべての層で、中間の 2 つの層は信号/電源層です。信号層の電源は幅広の配線で配線されているため、電源電流の経路インピーダンスが低く、信号マイクロストリップ経路のインピーダンスが低くなります。EMI 制御の観点から、これは入手可能な最高の 4 層 PCB 構造です。2 番目の方式では、外側の層が電源とグランドを伝送し、中間の 2 つの層が信号を伝送します。従来の 4 層基板と比較すると、この方式の改善は小さく、層間インピーダンスは従来の 4 層基板ほど良くありません。
配線インピーダンスを制御する必要がある場合、上記のスタッキング方式では、電源と接地の銅アイランドの下に配線を配置するように十分注意する必要があります。さらに、DC と低周波間の接続を確保するために、電源またはストラタムの銅アイランドを可能な限り相互接続する必要があります。
6枚重ねプレート
4層基板の部品密度が大きい場合は、6層基板の方が優れています。ただし、6 層基板の設計におけるいくつかのスタック方式のシールド効果は十分ではなく、電源バスの過渡信号は減少しません。以下に 2 つの例を示します。
前者の場合、電源とグランドはそれぞれ 2 層目と 5 層目に配置されます。銅被覆電源のインピーダンスが高いため、コモンモード EMI 放射を制御することは非常に好ましくありません。ただし、信号インピーダンス制御の観点からは、この方法は非常に正しいです。
2 番目の例では、電源とグランドはそれぞれ 3 層目と 4 層目に配置されます。この設計は、電源の銅被覆インピーダンスの問題を解決します。レイヤ 1 とレイヤ 6 の電磁シールド性能が低いため、ディファレンシャル モード EMI が増加します。2 つの外側層の信号線の数が最小で、線の長さが非常に短い場合 (信号の最高高調波波長の 1/20 未満)、設計によって差動モード EMI の問題を解決できます。結果は、ディファレンシャル モード EMI の抑制が、外層が銅で満たされ、銅被覆領域が接地されている場合 (1/20 波長間隔ごと) に特に優れていることを示しています。前述のように、銅を敷設する必要があります
投稿時間: Jul-29-2020
